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\chapter{Entwicklung des Transimpedanzverstärkers}
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In diesem Kapitel wird auf die Auslegung eines spezifischen TIV-Schaltkreises eingegangen.
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Es werden die zu erreichenden Zielparameter des Verstärkers festgelegt und erläutert.
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Hiernach werden verschiedene Bauteile zur Auswahl gezogen, wobei die limitierenden parasitären Effekte dieser dar gestellt werden.
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Eine Auswahl der Bauteile wird mit Hinsicht auf die Zielparameter des Designs durchgeführt.
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\section{Zielparameter}
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\label{chap:tia_design_goals}
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Wie in Abschnitt \ref{chap:tia_in_ims} dargestellt, ist die Aufgabe eines TIVs im IMS,
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die Stromflüsse der Ionenpackete auf eine messbare Spannung zu verstärken. Hierbei soll der TIV die Form eines solchen
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Packetes möglichst akkurat dar stellen. Für das in dieser Arbeit ausgewählte IMS-Verfahren ist bereits die Größe der Ionen-Pakete bekannt\todo{Insert ref here}.
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Somit können aus diesen Messwerten die Zielwerte des Verstärkers abgeleitet werden.
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Für eine erste Auslegung wird das folgende IMS-System angestrebt: \todo[inline]{Describe IMS}.
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Dieses generiert Ionenpackete mit einer Gausschen Verteilung \todo{verify this} mit einer Standardabweichung von circa $\SI{1.5}{\micro\second}$.
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Um diese Packete abbilden zu können ist eine Bandbreite von mindestens $\SI{30}{\kilo\hertz}$ notwendig.
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Die größte Peak-Amplitude, die hierbei zu erwarten ist, ist circa \todo{Insert peak amplitude}. Somit reicht ein Eingangsbereich des TIV von $\pm\SI{1}{\nano\ampere}$.
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\begin{figure}
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\centering
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\missingfigure{Include figure for an example IMS peak shape}
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\caption{\label{fig:example_ims_peak}Messung eines beispielhaften Ionen-Peaks}
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\end{figure}
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Der Ausgang des TIV wird einen Analog-Digital-Wandler (im folgenden ADC) antreiben. Diese Bauteile wandeln ein
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Spannungssignal in ein digitales Signal um, welches vom Rest des Systems ausgewertet werden kann. Der im Ziel-IMS ausgewählte ADC,
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der \todo{insert ADC name}, hat einen Eingangsbereich von $\pm\SI{2}{\volt}$\todo{verify}. Somit kann die Gesamtverstärkung des TIVs festgelegt werden als:
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$A_\mathrm{TIV} = V_\mathrm{out}/I_\mathrm{in} = \SI{2}{\volt} / \SI{1}{\nano\ampere} = \SI{2}{\giga\ohm}$
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\section{Analyse der Parasitäreffekte}
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Im folgenden werden die bereits in Kapiteln
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\ref{chap:basics_parasitics} und \ref{chap:basics_opamp} beschriebenen parasitären Effekte
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im Kontext des TIVs genauer untersucht. Die Auswirkungen der verschiedenen Effekte auf das Verhalten
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der Schaltung werden beschrieben, und Grenzwerte für bestimmte Parameter mithilfe der Zielparameter bestimmt.
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Ebenfalls werden Möglichkeiten zur Reduktion einiger Parasitäreffekte beschrieben.
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\subsection{Effekte der passive Bauelemente}
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In diesem Kapitel wird auf das Verhalten der passiven Bauteile eingegangen, und wie deren parasitäre
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Effekte den Schaltkreis beeinflussen. Dies bezieht sich überwiegend auf den Rückkoppelwiderstand und
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die parasitären Kapazitäten der Schaltung.
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\subsubsection{Thermisches Rauschen}
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Wie bereits in Kapitel \ref{chap:basics_parasitics} beschrieben, besitzen resistive Bauteile
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ein thermisches Rauschen. In diesem Abschnitt wird der Einfluss des Rauschens untersucht.
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In einem TIV-Schaltkreis gibt es ein Bauteil mit hohem Widerstand: Der Rückkoppelwiderstand.
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Somit wird vermutet, dass dieser Widerstand eine dominierende Quelle des thermischen Rauschens ist.
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Laut Gleichung \ref{eqn:thermal_voltage_noise} wächst die Amplitude des Spannungsrauschens mit der Wurzel des
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Widerstandswertes, wodurch eine erste Vermutung ist, dass ein kleinerer Widerstand besser wäre.
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Für einen TIV ist der Eingang jedoch ein strombasierter Eingang. Somit muss das Stromrauschen betrachtet werden.
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Dies lässt sich berechnen wie folgt:\todo{Cite or explain this}
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\begin{eqnarray}
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I_\mathrm{n,rms} & = & \frac{V_\mathrm{n,rms}}{R} \\
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I_\mathrm{n,rms} & = & \frac{\sqrt{4k_BTR\Delta f}}{R} \\
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I_\mathrm{n,rms} & = & \sqrt{\frac{4k_BT\Delta f}{R}}\label{eqn:thermal_current_noise}
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\end{eqnarray}
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Laut Gleichung \ref{eqn:thermal_current_noise} ist somit ein {\em größerer} Widerstand von Vorteil,
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um den Einfluss des thermalen Rauschens zu minimieren. Für das Design soll somit eine Maximierung des
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gesamten Rückkoppelwiderstandes angestrebt werden.
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\subsubsection{Parasitäre Rückkopplungskapazität}
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Der Rückkoppelwiderstand ist ein zentrales Bauteil des TIVs, welcher die Verstärkung
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des gesamten Schaltkreises festlegt.
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Alle Bauteile eine parasitäre Kapazität,
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wie in Kapitel \ref{chap:basics_parasitics} festgelegt wurde.
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Abbildung \ref{fig:example_r_cp} in diesem Kapitel zeigt, dass diese Kapazität
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an hochohmigen Widerständen schon bei geringeren Frequenzen einen Einfluss auf die Bandbreite haben kann.
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Im Falle des Rückkoppelwiderstandes sorgt die Verringerung der Impedanz für eine Verringerung
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der Verstärkung des OpAmp, und somit für eine reduzierte Bandbreite des gesamten Verstärkers. Diese Einschränkung
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darf nicht unter die in Kapitel \ref{chap:tia_design_goals} festgelegte Zielbandbreite fallen.
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Nun soll genauer auf den Ursprung der Kapazität, den zu erwartenden Wert, sowie mögliche Mitigationen eingegangen werden.
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Um dies zu erreichen, wird eine Simulation in dem Programm ``CST Studio Suite 2021'' eingerichtet. Dieses Programm erlaubt die Simulation
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verschiedener elektrostatischer und dynamischer Modelle, um zum Beispiel die kapazitive Kopplung einer Schaltung untersuchen zu können.
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Als erster Ansatz wird von einem Dickfilm-Widerstand im Gehäuseformat ``1206'' ausgegangen.
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Diese Größe bietet eine angemessene Auswahl von Widerstandswerten in der Größenordnung eines TIV-Rückkoppelwiderstandes an,
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und ist leicht erhältlich. Somit ist dies ein guter Kanditat für den im späteren Design verwendeten Widerstand.
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Diese Art von Widerstand besteht aus einem Keramik-Kern mit zwei metallisierten Anschlüssen an den Enden und einem Kohle-Film, welcher
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den eigentlichen elektrischen Widerstand bildet. Das in CST erstellte Modell diesen ist in Abbildung \ref{fig:cst_model_1206} dargestellt.
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\begin{figure}[h]
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\begin{subfigure}[t]{.5\linewidth}
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\centering
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\includegraphics[width=0.9\textwidth]{entwicklung/cst_model_r1206.png}
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\subcaption{\label{fig:cst_model_1206}Modell des 1206-Widerstandes}
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\end{subfigure}%
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\begin{subfigure}[t]{.5\linewidth}
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\centering
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\includegraphics[width=0.9\textwidth]{entwicklung/cst_model_r1206_flipchip.png}
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\subcaption{\label{fig:cst_model_1206_flipchip}Modell des 1206-Flipchip-Widerstandes}
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\end{subfigure}
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\caption[CST-Widerstandsmodelle]{Die in CST Studio Suite 2021 erstellten Widerstandsmodelle.
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Zu sehen ist die Keramik in weiß, die Metallkontakte in Braun, und der Kohlefilm in Dunkellila}
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\end{figure}
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Eine weitere mögliche Bauart eines Widerstandes ist die sog. Flipchip-Terminierung.
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Hierbei wird die Metallisierung nur auf einer Seite der Keramik, neben dem Widerstandsfilm, aufgebracht.
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Dies soll Streueffekte und Kapazitäten verringern. Das für diese Widerstandsart erstellte Modell ist
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in Abbildung \ref{fig:cst_model_1206_flipchip} dargestellt.
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Mithilfe dieser Modelle werden nun die kapazitiven Kopplungen bestimmt.
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Hierfür wird der ``Electrostatic Solver'' genutzt, welcher die elektrischen Felder im statischen Zustand,
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sowie die kapazitive Kopplung von Potentialflächen, berechnet. Die Widerstände werden hierbei auf einer Grundfläche aus FR4 platziert.
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Dies entspricht dem Platinenmaterial einer reellen Platine, welches durch sein Dielektrikum auch Einfluss auf die Kapazitäten hat.
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Der Flipchip-Widerstand wird hierbei mit den Kontakten nach unten zeigend simuliert. Bei dem Standard-1206 Gehäuse
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werden zwei Anbringungsmöglichkeiten (Widerstandsbelag nach oben und nach unten) getestet.
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\begin{figure}[h]
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\centering
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\scalebox{-1}[1]{
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\includegraphics[width=0.7\textwidth]{entwicklung/cst_model_simsetup.png}
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}
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\caption[Aufbau der Simulation der parasitären Rückkoppelkapazitäten]{\label{fig:cst_r_sim_setup}Aufbau der elektrostatischen Simulation der Widerstandskapazitäten.
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Aufgebaut sind der Flipchip-Widerstand (rechts), ein regulärer 1206-Format Widerstand mit dem Kohlefilm auf der Unterseite (mittig),
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und ein 1206-Widerstand in normaler Aufbauweise mit dem Film nach oben zeigend (links). Die Widerstände sind auf einem FR4-Substrat angebracht (türkis)}
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\end{figure}
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In der Simulation werden die metallisierten Enden der Widerstände auf unterschiedliche
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potentiale gelegt, um das E-, D- und Potentialfeld berechnen zu können.
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Hierbei wird $\pm\SI{0.5}{\volt}$ gewählt, um ein Gesamtpotential von $\SI{1}{\volt}$ auf zu bauen, wobei
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die Auswahl der Potentialwerte auf die von CST berechnete Kapazität keinen Einfluss nimmt, und lediglich zur
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Visualisierung dient.
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\begin{table}[h]
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\centering
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\caption{\label{table:para_r_cf}Ergebnisse der Kapazitätsberechnung}
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\begin{tabular}{ |l|r|r| }
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\hline
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Typ & Parallelkapazität & Erdkapazität \\
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\hline
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1206, Film obig & $\SI{46.81}{\femto\farad}$ & $\SI{89.95}{\femto\farad}$ \\
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1206, Film unten & $\SI{46.93}{\femto\farad}$ & $\SI{90.17}{\femto\farad}$ \\
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Flipchip & $\SI{40.84}{\femto\farad}$ & $\SI{84.36}{\femto\farad}$ \\
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\hline
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\end{tabular}
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\end{table}
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Die Ergebnisste sind in Tabelle \ref{table:para_r_cf} dargestellt. Deutlich zu erkennen ist eine
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Verringerung der parasitären Kapazität bei der Flipchip-Technologie. Die Anbringung des Standard-1206
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Widerstandes hat nur eine kleine Auswirkung auf die Kapazität, wobei die normale Anbringung (Film obig)
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etwas besser scheint. Zusätzlich wurde die Kapazität in das Vakuum bzw. Erde berechnet.
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Dies beeinflusst nicht direkt die Übertragungsfunktion des Widerstandes, trägt jedoch zu z.B.
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der Eingangskapazität bei. Zudem scheint es keine großen Unterschiede bei der Anbringung des
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1206-Widerstandes zu geben, wofür im Folgenden nur noch die Standard-Anbringung betrachtet wird.
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Mithilfe der ersten Kapazitätswerte und der in Kapitel \ref{chap:tia_design_goals} bestimmten Bandbreite
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lässt sich nun ein oberer Grenzwert des Rückkoppelwiderstandes berechnen.
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Dies ergibt aus der Gleichung der Grenzfrequenz eines RC-Filters, beschrieben in Gleichung \ref{eqn:max_rf}.
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Die berechneten Grenzwerte der Widerstände sind in Tabelle \ref{table:para_r_max} dargestellt.
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\begin{eqnarray}
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f_c & = & 2\pi\cdot \left(R_f \cdot C_f\right)^{-1} \\
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\SI{30}{\kilo\hertz} & \leq & f_c \\
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\SI{30}{\kilo\hertz} & \leq & 2\pi\cdot \left(R_f\cdot C_f\right)^{-1} \\
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R_f & \leq & 2\pi\cdot \left(\SI{30}{\kilo\hertz}\cdot C_f\right)^{-1}\label{eqn:max_rf}
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\end{eqnarray}
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\begin{table}[h]
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\centering
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\caption{\label{table:para_r_max}Obere Grenzwerte der Widerstandsauswahl}
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\begin{tabular}{ |l|r| }
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\hline
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Typ & Grenzwert \\
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\hline
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1206, Film obig & $\SI{113.3}{\mega\ohm}$ \\
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1206, Film unten & $\SI{133.0}{\mega\ohm}$ \\
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Flipchip & $\SI{129.9}{\mega\ohm}$ \\
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\hline
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\end{tabular}
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\end{table}
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Für den gesamten TIV ist nach Kapitel \ref{chap:tia_design_goals} eine Gesamtverstärkung
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von ca. $\SI{2}{\giga\ohm}$ gewünscht, und entsprechend des vorherigen Kapitels ist ein möglichst großer
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Rückkoppelwiderstand vorteilhaft. Somit wird nun mithilfe der Simulationen nach der Quelle
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dieser Kapazität gesucht, und Möglichkeiten zur Verringerung dieser (und somit Steigerung der Widerstandsgrenze) gesucht.
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Abbildungen \ref{fig:cst_r_potentials} und \ref{fig:cst_r_ds} zeigen die Ergebnisse der Feldsimulationen
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auf. Vor allem die Darstellung des D-Feldes gibt Hinweise auf die Positionen der parasitären Kapazitäten,
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da sich die auf einer leitenden Fläche befindende Ladung wie folgt berechnen lässt:\todo{Quote Maxwell?}
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\begin{equation}
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\iint \mathbf{D} \cdot dS = \iiint \rho_f dV\label{eqn:integral_d}
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\end{equation}
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Durch Bestimmung der Flussrichtungen des D-Feldes lassen sich somit die Quellen der
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Ladungen bestimmen. Dies ist zum Verständnis der Kapazität und der späteren Verminderung dieser
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nützlich.\todo{Rewrite this more understandably}
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\begin{figure}[p]
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\centering
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\begin{subfigure}[b]{1\linewidth}
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\centering
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\includegraphics[width=0.8\textwidth]{entwicklung/cst_estatic/potential_all.png}
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\subcaption{\label{fig:cst_estatic_potential_all}Potentialfeld der Widerstände aus oberer Ansicht}
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\end{subfigure}
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\vspace{2pt}
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\hspace{0.1\linewidth}%
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\begin{subfigure}[t]{.25\linewidth}
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\centering
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\includegraphics[width=1\textwidth,trim={0 0 0 0.8cm},clip]{entwicklung/cst_estatic/potential_3t_t}
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\subcaption{Potential innerhalb des nach oben zeigenden 1206 Widerstandes}
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\end{subfigure}\hfill%
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\begin{subfigure}[t]{.25\linewidth}
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\centering
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\includegraphics[width=1\textwidth]{entwicklung/cst_estatic/potential_3t_b}
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\subcaption{Potential innerhalb des herunterzeigenden 1206 Widerstandes}
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\end{subfigure}\hfill%
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\begin{subfigure}[t]{.25\linewidth}
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\centering
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\includegraphics[width=1\textwidth]{entwicklung/cst_estatic/potential_flip}
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\subcaption{Potential innerhalb des Flipchip}
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\end{subfigure}\hspace{0.1\linewidth}
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\caption{\label{fig:cst_r_potentials}Die Potentialfelder der elektrostatischen Simulation
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der Widerstände, verschiedene Ansichten}
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\end{figure}
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\begin{figure}[p]
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\centering
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\begin{subfigure}[b]{1\linewidth}
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\centering
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\includegraphics[width=0.8\textwidth]{entwicklung/cst_estatic/d_all}
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\subcaption{\label{fig:cst_estatic_d_all}D-Feld der Widerstände von oberer Ansicht}
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\end{subfigure}
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\vspace{2pt}
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\hspace{0.1\linewidth}%
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\begin{subfigure}[t]{.25\linewidth}
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\centering
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\includegraphics[width=1\textwidth]{entwicklung/cst_estatic/d_3t_t}
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\subcaption{Schnittfläche des D-Feldes in der Mitte des nach oben zeigenden 1206 Widerstandes}
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\end{subfigure}\hfill%
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\begin{subfigure}[t]{.25\linewidth}
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\centering
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\includegraphics[width=1\textwidth,clip,trim={0 0.4cm 0 0.4cm}]{entwicklung/cst_estatic/d_3t_b}
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\subcaption{Schnittfläche des D-Feldes in der Mitte des herunterzeigenden 1206}
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\end{subfigure}\hfill%
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\begin{subfigure}[t]{.25\linewidth}
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\centering
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\includegraphics[width=1\textwidth,clip,trim={0cm 0.4cm 0cm 0.4cm}]{entwicklung/cst_estatic/d_flip}
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\subcaption{\label{fig:cst_d_flipchip}Schnittfläche des D-Feldes in der Mitte des Flipchip}
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\end{subfigure}\hspace{0.1\linewidth}
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\caption{\label{fig:cst_r_ds} Die D-Feldstärken der elektrostatischen Simulation in verschiedenen Ansichten.}
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\end{figure}
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Deutlich zu erkennen ist der Grund der geringeren Kapazität des Flipchip in Abbildung \ref{fig:cst_d_flipchip}
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im Vergleich zu dem Standardwiderstand. Durch die geringere metallisierte Oberfläche ist die D-Feld-Intensität
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innerhalb der Keramik des Widerstandes verringert, und befindet sich näher an der Unterseite.
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Bei den Standardwiderständen liegt eine homogene Ausbreitung des D-Feldes in der Keramik vor.
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Die D-Feld-Intensität innerhalb des PCB-Materials ist bei allen drei Widerständen gleich, und scheint ebenfalls
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einen großen Einfluss auf die Kapazität zu besitzen.
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CST erlaubt die Berechnung des Feldflusses durch eine gegebene Fläche, welches dem
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Flächenintegral der Gleichung \ref{eqn:integral_d} entspricht.
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Somit können die Ladungsanteile berechnet werden, welche durch das D-Feld verursacht werden.
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Abbildung \ref{fig:d_field_probe_all} zeigt die Flächen, welche zum integrieren verwendet wurden.
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Die entsprechenden Ergebnisse der Integration sind in Tabelle \ref{table:d_field_integration} dargestellt.
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\begin{figure}[h]
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\begin{subfigure}[t]{.5\linewidth}
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\centering
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\includegraphics[width=0.9\textwidth]{entwicklung/cst_estatic/d_probe_fc.png}
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\subcaption{\label{fig:d_field_probe_flipchip}Integrationsflächen des Flipchip-Widerstandes}
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\end{subfigure}%
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\begin{subfigure}[t]{.5\linewidth}
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\centering
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\includegraphics[width=0.9\textwidth]{entwicklung/cst_estatic/d_probe_3t_t.png}
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\subcaption{\label{fig:d_field_probe_1206}Integrationsflächen des 1206-Widerstandes}
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\end{subfigure}
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\caption[D-Feld Integrationsflächen]{\label{fig:d_field_probe_all}Die in CST genutzten Integrationsflächen (grün) zur
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Berechnung des D-Feld-Durchflusses}
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\end{figure}
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Angemerkt werden muss hierbei, dass die Simulation auch die Kapazität in das Vakuum simuliert.
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Die somit berechneten Ladungen entsprechen nicht nur der Parallel-, sondern auch der Erdkapazität.
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Dies erklärt die leichten Diskrepanzen der berechneten Kapazität und der berechneten Feldstärken.
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Aus diesem Grund können die berechneten Feldstärken nur als Richtlinie für die Verteilung der Felder genutzt werden.
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\begin{table}[h]
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\centering
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\caption{\label{table:d_field_integration}Ergebnisse der Feldintegration bei $\SI{1}{\volt}$ Potential}
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\begin{tabular}{ |c|r|r| }
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\hline
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Typ & Feld im Keramik-Kern & Feld im PCB \\
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\hline
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1206 & $\SI{17.85}{\femto\coulomb}$ & $\SI{17.19}{\femto\coulomb}$ \\
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Flipchip & $\SI{15.99}{\femto\coulomb}$ & $\SI{17.89}{\femto\coulomb}$ \\
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\hline
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\end{tabular}
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\end{table}
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Zu sehen ist, dass sich ein erheblicher Anteil des Feldes, circa 50\%, durch das Material des PCBs bewegt. Dies
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trifft auf sowohl den Standard-Widerstand als auch den Flipchip zu.
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\subsubsection{Mitigation der Parallelkapazität}
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Im Folgenden wird untersucht, ob durch eine bestimmte Platzierung von Elektroden im PCB-Material
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die Parallelkapazität verringert werden kann.\todo{Find a citation for this.}
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Durch korrekte Platzierung von Elektroden mit festgelegtem Potential kann theoretisch das D-Feld auf diese umgeleitet
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werden, wodurch das PCB-Material selbst eine kleinere Teilhabe an der parasitären Kapazität des Widerstandes haben sollte.
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Ein erster Versuch hierfür wird aus zwei symmetrischen Elektroden aufgebaut, welche unterhalb der Kontakte der
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Widerstände aufgebaut werden, und auf das selbe Potential wie die entsprechenden Kontakte gelegt werden.
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Abbildung \ref{fig:r_symmetric_shielding} zeigt den Aufbau der im folgenden verwendeten Abschirmungselektroden und
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deren Potentiale.
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\begin{figure}[h]
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\begin{subfigure}[t]{.5\linewidth}
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\centering
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\includegraphics[clip,trim={4.8cm 0 7.2cm 0},width=0.9\linewidth]{entwicklung/cst_estatic_shld/shielding.png}
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\caption{Konstruktion der Schirmungselektroden}
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\end{subfigure}%
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\begin{subfigure}[t]{.5\linewidth}
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|
\centering
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\includegraphics[clip,trim={0 0 0.4cm 0},width=0.9\linewidth]{entwicklung/cst_estatic_shld/shielding_potential.png}
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\caption{\label{fig:r_symmetric_shielding_potential}Potentialfeld der Schirmungselektroden}
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|
\end{subfigure}
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\caption{\label{fig:r_symmetric_shielding}Schnittbild durch das Simulatiosmodell mit eingebauten Abschirmungselektroden}
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\end{figure}
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Da es bei diesem Aufbau vier Potentiale gibt, sind auch entsprechend mehr Kapazitäten zu beachten.
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Abbidlung \ref{fig:r_shielding_capacitances} zeigt alle Kapazitäten, welche von einem Kontakt sichtbar sind.
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\begin{figure}[h]
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\centering
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\includegraphics[width=0.6\linewidth]{entwicklung/cst_estatic_shld/shielding_capacitors.drawio.png}
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\caption{\label{fig:r_shielding_capacitances}Schematische Darstellung der Kapazitäten, welche einer der Widerstandskontakte sieht.}
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\end{figure}
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Von Interesse sind die Parallelkapazität der Widerstandskontake, $C_\mathrm{r,p}$,
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welches der im vorherigen Kapitel beschriebenen Kapazität entspricht, sowie den
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Kapazitäten $C_\mathrm{sa,rb}$ und $C_\mathrm{sb,ra}$, welche zwischen dem Widerstand und den
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Schirmungselektroden entstehen. Durch den hier verwendeten Aufbau sind diese Kapazitäten symmetrisch,
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und werden im Folgenden als $C_\mathrm{r,sp}$ bezeichnet.
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Die Kapazitäten $C_\mathrm{sa,ra}$ und $C_\mathrm{sb,rb}$ sind nicht
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relevant für die Bandbreite, da die Schirmelektrode auf das Potential des anliegenden Widerstandes getrieben wird, können
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jedoch z.~B. die Eingangskapazität erhöhen. Sie werden im Folgenden als $C_\mathrm{r,s}$ bezeichnet.
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Ebenso ist die Kapazität zwischen den Schirmelektroden nicht relevant, da diese separat getrieben werden und nicht hochohmig sind.
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\begin{table}[h]
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\centering
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\caption{\label{table:shielding_capacitances}Parasitäre Kapazitäten mit Abschirmungselektroden}
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\begin{tabular}{ |c|c|c|c|c| }
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|
\hline
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|
Typ & $C_\mathrm{r,p}$ & $C_\mathrm{r,sp}$ & $C_\mathrm{r,s}$ & $C_\mathrm{r,g}$ \\
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|
\hline
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1206 & $\SI{5.64}{\femto\farad}$ & $\SI{28.16}{\femto\farad}$ & $\SI{194.25}{\femto\farad}$ & $\SI{17.71}{\femto\farad}$ \\
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Flipchip & $\SI{3.51}{\femto\farad}$ & $\SI{23.39}{\femto\farad}$ & $\SI{183.53}{\femto\farad}$ & $\SI{15.99}{\femto\farad}$ \\
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\hline
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\end{tabular}
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\end{table}
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\begin{table}[h]
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\centering
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\caption{\label{table:shielding_charges}Ergebnisse der Feldintegration mit Abschrimung bei $\SI{1}{\volt}$ Potential}
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\begin{tabular}{ |c|r|r| }
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\hline
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Typ & Feld im Keramik-Kern & Feld im PCB \\
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\hline
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1206 & $\SI{13.25}{\femto\coulomb}$ & $\SI{10.37}{\femto\coulomb}$ \\
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Flipchip & $\SI{11.35}{\femto\coulomb}$ & $\SI{9.22}{\femto\coulomb}$ \\
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\hline
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\end{tabular}
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\end{table}
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Tabelle \ref{table:shielding_capacitances} zeigt, dass die nun berechneten gesamten
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Parallelkapazitäten ($C_\mathrm{r,p} + C_\mathrm{r,sp}$) wesentlich
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geringer sind als diejenigen ohne Abschirmung. Dies wird ebenfalls durch eine erneute Ladungsberechnung
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mit der in \ref{fig:d_field_probe_all} aufgezeigten Integrationsflächen bestätigt, dessen Ergebnisse in
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Tabelle \ref{table:shielding_charges} dargestellt sind.
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Sowohl die vom Kern als auch die im PCB Verursachten Ladungen wurden verringert, was darauf schließen
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lässt dass die Abschirmungselektroden einen größeren Einfluss haben als erwartet.
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Abbildung \ref{fig:shielding_d_field} zeigt die Schnittbilder der D-Felder mit Abschirmungselektroden auf.
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\begin{figure}[h]
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\begin{subfigure}[t]{.5\linewidth}
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\centering
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\includegraphics[clip,trim={0 0 0 0},width=0.9\linewidth]{entwicklung/cst_estatic_shld/d_3t_t.png}
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\caption{Schnittbild des 1206-Widerstandes}
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\end{subfigure}%
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\begin{subfigure}[t]{.5\linewidth}
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\centering
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\includegraphics[clip,trim={0.5cm 0 0.5cm 0},width=0.9\linewidth]{entwicklung/cst_estatic_shld/d_fc.png}
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\caption{Schnittbild des Flipchip}
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\end{subfigure}
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\caption{\label{fig:shielding_d_field}Schnittbild des D-Feldes durch das Simulatiosmodell mit eingebauten Abschirmungselektroden}
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\end{figure}
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Die Abschirmungselektroden sind somit in der Lage, die parasitäre Parallelkapazität des Widerstandes deutlich
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zu verringern. Hierdurch jedoch entstehen größere Kapazitäten zu den jeweiligen Schirmungselektroden, welche somit
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auf das gleiche Potential wie den entsprechenden Widerstandskontakt getrieben werden müssen, um negative Effekte auf die
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Bandbreite zu vermeiden.
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Mit der verringerten Parallelkapazität lassen sich somit größere Widerstände verwenden. Die erneut berechneten
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Grenzwerte sind in Tabelle \ref{table:para_rshield_max} aufgelistet.
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\begin{table}[h]
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\centering
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\caption{\label{table:para_rshield_max}Obere Grenzwerte der Widerstandsauswahl mit Abschrimung}
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\begin{tabular}{ |c|r| }
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\hline
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Typ & Grenzwert \\
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\hline
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1206 & $\SI{156.96}{\mega\ohm}$ \\
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Flipchip & $\SI{197.22}{\mega\ohm}$ \\
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\hline
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\end{tabular}
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\end{table}
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Da die berechneten Werte noch nicht der in Kapitel \ref{chap:tia_design_goals} festgelegten
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Verstärkung entsprechen, werden zusätzlich noch andere Möglichkeiten zur Verringerung der
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Parallelkapazität hinzu gezogen.
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Eine dieser Möglichkeiten ist die Nutzung mehrerer Widerstände in Reihenschaltung.
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Hierdurch wird der effektive Widerstand der Gesamtschaltung erhöht und die Parallelkapazität
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verringert, entsprechend:
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\begin{eqnarray}
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R_\mathrm{tot} & = & \sum_{i=1}^{n}{R_i} \\
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C_\mathrm{tot} & = & \left(\sum_{i=1}^{n}{\frac{1}{C_i}} \right)^{-1}
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\end{eqnarray}
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Und mit einer Vereinfachung, dass alle Widerstände gleich gewählt sind, ergibt sich:
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\begin{eqnarray}
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R_\mathrm{tot} & = & R\cdot n \\
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C_\mathrm{tot} & = & \frac{C}{n} \\
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f_\mathrm{c,tot} & = & 2\pi\cdot \left(R_\mathrm{tot}\cdot C_{tot}\right)^{-1} \\
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f_\mathrm{c,tot} & = & 2\pi\cdot \left(Rn \cdot \frac{C}{n}\right)^{-1} \\
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f_\mathrm{c,tot} & = & 2\pi\cdot \left(R\cdot C\right)^{-1}\label{eqn:r_series_frequency}
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\end{eqnarray}
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Aus Gleichung \ref{eqn:r_series_frequency} lässt sich erschließen, dass die Grenzfrequenz
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der Gesamtschaltung der Grenzfrequenz eines einzelnen Widerstandes entspricht.
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Dies bedeutet, dass bei Auswahl eines geeigneten Einzelwiderstandes eine beliebig hohe
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Gesamtimpedanz bei gleicher Bandbreite kreiert werden kann.
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Zu beachten ist jedoch, dass die einzelnen Zweige dieser Widerstandsschaltung
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hochimpedante und somit empfindliche Potentiale dar stellen.
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Parasitäre Kapazitäten z.B. zu Erde, wie diejenigen in Tabelle \ref{table:shielding_capacitances} dargestellt,
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können an diesen Potentialen ebenfalls die Bandbreite beeinflussen.
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In der realen Schaltung wird somit nur eine begrenzte Anzahl an Widerständen in Reihe geschaltet.
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Die genaue Menge ergibt sich aus der praktisch unterbringbaren Größe innerhalb der PCB-Schaltung.
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\subsection{Effekte des OpAmp}
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\subsubsection{Verstärkungs-Bandbreiten-Produkt}
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\subsubsection{OpAmp-Rauschen}
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\section{Untersuchung von Kompensationsmöglichkeiten}
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\section{Design der Schaltung}
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\todo{Is 'Design' an acceptable word?}
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\section{Design des PCBs} |